技术参数及配置要求 1.硬件架构: CPU+FPGA+IO一体化架构; 2.CPU性能: 配置双核ARM Cortex-A9,主频800MHz,内存配置2G DDR3 SDRAM; *3.FPGA**: 单个FPGA芯片配置逻辑单元275K、内存**17.6Mb、900个DSP Slice; *4.IO配置: 高速同步模拟输出10路,更新率1MS/s,分辨率16bit,输出电压范围±10V。 高速同步模拟输入8路,采样率1MS/s,分辨率16bit,输入电压范围±10V。 高速数字量输入DI 16路,高速数字量输出DO 16路,输入输出为0-3.3V LVTTL。 5.上位机软件功能: 软件支持IO测试功能,能测试IO**的模拟量和数字量**输入输出是否正确,支持IO**与控制算法或拓扑模型直接在HIL软件中Mapping,支持FPGA内部生成PWM波,开关频率可以设置。 *6.上位机软件显示功能: 拥有实时更新界面,数据最高采样率10kHz;界面控件可灵活配置,支持的控件包括模拟量输入控件,示波器控件,XY-Graph控件; 具备高速示波器采集功能: 采样率支持50k-500kHz选择,最大500kHz; 支持采集FPGA电路模型的数字输入信号,电压和电流模拟输出信号; 支持同步采集模拟信号**数8路,数字信号**数32路,每**最长数据点1M个; 支持模拟量/数字量上升沿和下降沿触发,支持强制触发。 *7. 模型支持: 在FPGA上运行的拓扑模型导入仿真器后能读取模型关键元件数,计算出所需最小仿真步长,能设置仿真步长参数,能设置FPGA模型中开关的Gs值、开关的关断电压初始值。FPGA模型支持Simulink或StarSim文件格式的模型读取;下载无需编译; 支持内生PWM发生模块,多模式可选,包括3个NPC,10个两电平桥(或30个phaseleg),可在软件页面设置PWM 发生频率。 支持 CPU 作为控制单元,FPGA 作为仿真单元,完成自闭环实验。 8.仿真规模: 最大支持关键元器件(开关、L、C、电源)数量33个,支持不超过仿真规模的模型任意搭建,模型运行无需编译 *9.CPU模型运行: CPU模型最高运行速率10kHz,CPU模型运行实时核采用Bare-metal技术; *10. FPGA模型运行: 支持的元件采用通用的开关LC建模,支持元器件包含三相三绕组变压器, 互感和三相PI型线路,其中Buck,Boost,Half Bridge支持大小电阻RonRoff建模。 |