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| PLL锁相环IP核 | 450000.00 | 质保期,两年 服务承诺:提供全面的测试技术支持,包括但不限于邮件、电话会议、现场支持等服务。 | PLL IP核的涉及许可以及其包含的前后端验证模型、全套技术文件以及技术支持服务。 提供全集成、可编程的时钟生成与管理单元。核心功能包括:参考时钟倍频/分频、低抖动时钟合成、动态频率切换、时钟门控等。 用途:包括主系统时钟生成、为高速接口提供符合协议要求的专用时钟,以及时钟域管理。 指标:1.频率范围: 输入参考时钟频率范围需覆盖5MHz至800MHz。2.抖动性能: 在全电压(0.81V-0.99V)、全温度(-40℃至125℃)工艺角范围内,输出时钟的抖动必须满足高速数字逻辑与16Gbps级SerDes接口的苛刻时序要求。3. 功耗与面积: 在满足性能前提下,需进行优化以实现低功耗与小面积。4. 工艺与集成: 必须基于TSMC 28nm HPM/C/C+工艺,并经过硅验证。5.可实现动态频率调节 | 1.0套 | 450000.00 | **** |