招标详情
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400-688-2000
项目名称
| 数字集成电路原型验证实验箱 | 项目编号
**** |
公告开始日期
| 2026-06-17 14:18:23 | 公告截止日期
2026-06-20 16:00:00 |
采购单位
| **** | 付款方式
货到验收付款 |
联系人
| 联系电话
|
签约时间要求
| 到货时间要求
|
预算总价
| ￥ |
发票要求
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含税要求
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送货要求
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安装要求
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收货地址
| ****西海岸校区 |
供应商资质要求
| 符合《政府采购法》第二十二条规定的供应商基本条件 |
公告说明
|
采购清单1
采购商品 采购数量 计量单位 所属分类
| 数字集成电路原型验证实验箱 |
1 |
台 |
教学仪器 |
品牌
| 青软晶尊 |
型号
| SKIC-18-FP |
预算单价
| ￥ |
技术参数及配置要求
| ****大学生集成电路创新创业大赛青软晶尊赛题的硬件要求，并提供至少3年的设备应用的软硬件技术支持与免费升级服务，基本技术指标如下： 一、总体要求： ★1、实验实训系统采用“系统核心板+功能场景底板”的结构。其中核心板与底板采用可插拔分离式设计。系统共提供一块8位微控制核心板、一块32位微控制核心板和一块FPGA核心板，核心板接口一致，可插拔，可替换。【提供实物截图作为证明材料】 ★2、实验实训系统采用项目化设计，预设四个完整项目场景，包括智能农业、智能小车、智能音箱、工业互联网。【提供实物截图作为证明材料】 ★3、实验实训系统提供基于8位单片机、32位单片机、FPGA Verilog语言、FPGA Microblaze软核实验例程，包含但不限于底板各硬件单项实验、智能农业综合实验、智能小车综合实验、智能音箱综合实验、工业互联网综合实验。【提供实物截图作为证明材料】 二、硬件技术参数： ★1、8位微控制核心板：核心芯片采用STC15W4K56S4，板载256Kb外置SRAM存储器,板载2个100P BTB高速连接器用于与底板连接。【提供核心板实物图】 ★2、32位微控制核心板：核心芯片采用STM32F103ZET6，板载512Kb外置SRAM存储器,板载2个100P BTB高速连接器用于与底板连接。【提供核心板实物图】 ★3、FPGA核心板：核心芯片采用XILINX的XC7A35T-2FGG484C，板载2Gbit DDR3内存芯片，板载QSPI Flash用于存储固化FPGA程序，板载50MHz、20MHz可选有源晶振，板载1个6pin的JTAG下载口，板载2个100P BTB高速连接器用于与底板连接。 【提供产品数据手册作为证明材料】 4、底板： ★1）、底板硬件**按预设项目场景划分为5个功能区，即智能农业区、智能小车区、智能音箱区、工业互联网区、公共**区，并且在底板上印刷有直观的框图文字进行区分。用户可通过核心板上的硬件拨码开关选择相关的功能区开展实验，无需使用杜邦线进行硬件连接，方便快捷。【提供核心板实物图】 2）、公共**区：一个核心板接口，2个100P BTB高速连接器母座用于与核心板连接；不少于一个3.5寸TFT液晶彩屏，板载，分辨率不小于320*480，16位真彩显示，自带电容式触摸屏，支持多点触摸；一颗EERPROM存储器芯片，AT24C256，容量256K字节；不少于一个 DS1302 时钟芯片，及后备电池接口；一路ISP下载接口，可用于8位/32位单片机程序下载；不少于一个TF卡接口，支持SPI和SDIO接口协议；4排扩展IO插座；不少于一个系统复位按键。 3)、智慧农业区： 不少于一个光敏传感器；不少于一个DHT10温湿度传感器；不少于一个反射式红外对管传感器；两个4位联体数码管；一颗高亮可调光LED灯珠；不少于一个4相5线步进电机，及其驱动电路；不少于一个ASR语音识别芯片LD3320，及其外围电路，结合核心板可实现非特定人声语音识别；8个贴片led；不少于一个ESP32模块，wifi/蓝牙传输模块，支持Python编程开发。 4）、智能小车区：两个直流减速电机，分别安装有码盘；不少于一个红外对管测速传感器，与码盘对应安装；不少于一个电位器；不少于一个DS18B20温度传感器；不少于一个蜂鸣器；不少于一个超声波测距传感器；不少于一个12864液晶模块。 5）、智能音箱区：不少于一个高性能音频编解码芯片VS1053，及其外围电路；不少于一个板载扬声器；一组4*4矩阵按键。 6）、工业互联网区：不少于一个百兆以太网接口，可通过8位/32位单片机进行控制；不少于一个千兆以太网接口，可通过FPGA进行控制；不少于一个板载摄像头，OV7670,可通过8位/32位单片机采集实时画面；一路继电器控制电路；不少于一个高速AD和高速DA接口，最大转换速率125MSPS(DA) 32MSPS(AD),配合FPGA核心板可完成虚拟示波器、虚拟信号发生器等实验。 ★三、配套课程** 1、语言基础课《Verilog HDL与FPGA数字系统设计》。 该课程内容包括数字集成电路基础与Verilog HDL语言基础。可以帮助学生为后续的数字集成电路设计打下坚实的基础。 2、FPGA开发基础课程《FPGA应用开发基础》。 本课程具有理论和实践紧密结合的特点，在内容的设计上既重视基础理论知识的认知过程，又通过由易到难的多个作业与实战项目逐步提高理论知识及培养开发能力。通过这门课程的学习，可以达到的FPGA开发初级水平。 3、《数字系统设计实践》 课程要求：通过实验来进一步巩固和扩大数字系统组成与设计课程所学的内容，为设计计算机系统打下坚实的基础。通过实验深入理解RISC-V指令系统，进一步熟悉FPGA开发平台，较熟练地掌握EDA软件使用方法和技巧，提高运用Verilog HDL语言来设计硬件系统的能力，掌握RISC-V 寄存器堆、桶形移位器、运算器的设计方法，掌握单周期RISC-V CPU基本设计方法，全面培养学生的数字系统设计和CPU设计能力。 ▲4、处理器类项目专项课程《微处理器体系结构》、《微处理器基本运算单元》、《微处理器的存储、中断与总线设计》。该系列课程应作为理解经典处理器体系结构的核心，完整、深入地讲解微处理器的核心组成部件、数据通路、控制单元设计，并系统引导学习者完成从单周期、多周期到流水微处理的设计与实现。通过这**课程，学生应能深刻理解计算机指令执行的全过程，为学习更先进的处理器架构奠定坚实的理论基础。【投标文件提供课程的课件、课程大纲、视频和试题的截图/演示视频】 5、上述所有课程需为SAAS形式交付，提供不少于40个线上学习账号，使用年限不少于4年。 【提供包含以上参数内容的课程内容截图作为证明材料】 四、实验案例** 1、提供10个基础实验案例，包括三八译码器设计、四选一多路选通器设计、8位计数器、寄存器设计、交通灯控制器、流水灯、七段数码管显示及动态扫描、四位加法器、序列检测器、移位寄存器。 2、提供12个特色实验案例，包括跑马灯实验、蜂鸣器实验、红外对管检测实验、继电器控制实验、数码管实验、矩阵键盘实验、红外对管测速实验、直流电机驱动实验、步进电机实验、12864液晶实验、串口测试实验、PWM调光实验。 3、提供6企业级项目实训项目，包括RISC CPU设计、DES加解密IP核设计、AES加解密IP核设计、SM4加解密IP核设计、RSA加解密IP核设计、RSA（32位加法器）加解密IP核设计。案例具体描述如下： ★（1）RISC CPU设计： 基于FPGA，利用Verilog HDL，实现五级流水的RISC CPU，要求其能够完成RV32I的基本指令，并在FPGA上进行功能实现及性能验证。 （2）DES加解密IP核设计: 要求基于FPGA，利用Verilog HDL将DES加解密算法转为可实现的硬件电路，完成电路功能仿真、性能仿真及板级验证。 （3）AES加解密IP核设计: 要求基于FPGA，利用Verilog HDL将AES加解密算法转为可实现的硬件电路，完成电路功能仿真、性能仿真及板级验证。 ★（4）SM4加解密IP核设计: 要求基于FPGA，利用Verilog HDL将SM4加解密算法转为可实现的硬件电路，完成电路功能仿真、性能仿真及板级验证。 ★（5）RSA加解密IP核设计： 要求基于FPGA，利用Verilog HDL将RSA加解密算法转为可实现的硬件电路，完成电路功能仿真、性能仿真及板级验证。 （6）RSA（32位加法器）加解密IP核设计： 基于FPGA，利用Verilog HDL将RSA加解密算法转为可实现的硬件电路。相比于案例（5），该案例要求将原来1024位的数据通路改为32位，提高电路数据处理速度，依据该方案完成电路功能仿真、性能仿真及板级验证。 【提供3个项目案例的代码示例、实验指导书示例作为证明材料】 ★5、提供2个完整基于RISC处理器的协处理器项目，AES协处理器、RSA协处理器。 该部分案例，要求根据RSIC V CPU扩展指令的标准指令格式，自定义拓展指令，并独立设计RISC CPU核。在顶层将设计的CPU核和AES、RSA加解密IP核连接，分别构成AES协处理器和RSA协处理器。通过所定义的拓展指令和基本指令控制AES、RSA协处理器完成相应的加解密功能。 【提供2个项目项目案例的代码示例、实验指导书示例作为证明材料】标书代写 |
参考链接
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售后服务
| 按行业标准提供服务。要求送货上门并提供安装服务。要求原厂原包装正品。最终用户登记为****且序列号官网可查。 |
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