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电子科技大学 - 竞价结果公告（CB106142026000114）
招标详情
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**** - 竞价结果公告（CB106********0114）
发布时间：2026-07-07 11:38:20
申购单号： CB106********0114
申购主题： SG202****964001自定义博弈BX产生模块
采购单位： ****
竞价开始时间： 2026-06-29 11:27:20
竞价截至时间： 2026-07-05 11:51:25
币种： 人民币
付款方式： 货到验收合格后付款
备注说明：
质疑说明： 如果对成交结果有异议，请在发布成交结果之日起三个工作日内向采购单位提出质疑
成交总额： 228000.00
送货时间： 合同签订后7天内送达
安装要求： 免费上门安装（含材料费）
收货地址：
| SG202****964001自定义博弈BX产生模块 | 迈林特 | 240000.00 | 228000.00 | 按行业标准提供服务 | 系统逻辑单元 (System Logic Cells)：不少于725550 触发器 (Flip-Flops)：不少于663360 查找表 (LUTs)：不少于331680 DSP Slices：不少于2760 具有标准3U PXI架构设计，占用一个槽位； 具有高性能A/D模块，支持一路输入，完成中频信号采集； 具有高性能D/A模块，支持一路输出，完成中频信号产生； D/A模块必须保证连续波形输出，工作中无JESD204B总线断链； 具有外部2400M时钟输入、外部10M参考、内部10M参考切换功能； 具有两组独立DDR4芯片； 具有PCIe Gen3 x8链路通信功能； 具有连接背板支持PXIe规范要求的同步触发线； 具有中频信号采集，通过PCIe总线上传功能； 具有通过PCIe总线下发数据，信号产生功能； 具备多板同步功能。 ADC采样率：3200MHz； ADC中心频率：2400MHz； ADC瞬时带宽：400MHz； ADC带内平坦度：1dB； ADC饱和电平：<5dBm； ADC杂散抑制:≥ 50 dBc。 ADC数量：2路； DAC更新率：3200MHz； DAC中心频率：2400MHz； DAC瞬时带宽：400MHz； DAC输出最大功率电平：≥-10dBm； DAC杂散抑制:≥ 50 dBc。 DAC数量：1路； DR4存储容量：不低于2GB； DR4存储速度：不低于2GB/s DR4存储位宽：64Bit； DR4存储组数：2组 2路SSMA中频信号输入； 1路SSMA中频信号输出； 1路SSMA时钟信号输入或输出；（10M\3.2G） 至少1组自定义GPIO，支持触发输入； 至少1路X1总线光路输入输出； 1路Jtag调试接口（USB）； 支持PCIe Gen3 x8链路通信要求； 支持PXIe规范要求的触发线（Trigger Lines）； 支持背板PXIe提供的10MHz参考时钟（PXIe_CLK10）； 输入电压：DC 12V; 功耗：≤80W; 需提供底层FPGA基础工程，包含DDR4控制器、PCIe核、时钟管理等基本功能； 需提供上位机采集与回放底层驱动，包含demo工程。 波形引擎发射驱动：包含任意波形编辑，载入，开放matlab接口，提供demo程序 通道相位稳定度 ≤5° 支持逐脉冲编辑能力，引擎库生成能力幅度相位可调等 | 1.0 | MLW2400-100D | 228000.00 | 成****公司 |
招标进度跟踪
2026-07-07
中标通知
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当前信息
2026-06-29
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