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忆阻器存算一体测试和开发平台（清采比选20260901号）采购公告
招标详情
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相关单位：
***********公司企业信息
| 忆阻器存算一体测试和开发平台 | 项目编号**** | |
| 2026-07-13 10:44:13 | 公告截止日期2026-07-16 11:00:00 | |
| **** | 付款方式合同签订后30%，到货验收合格后70% | |
| 联系电话 | ||
| 到货时间要求 | 签订合同后30个自然日内 | |
| ￥ 470000.00 | ||
| **市****西配楼1-220 | ||
| 符合《政府采购法》第二十二条规定的供应商基本条件 |
||
采购清单
| 1 | 1 | 套 |
| ￥ 470000.00 |
| 1、平台应包含硬件与软件两个部分。 硬件由POWER板、FPGA板以及SOCKET板三个不同功能的电路板组合而成，其中SOCKET板可根据忆阻器阵列的规模需要进行多层堆叠，FPGA板主控芯片为Xilinx XCZU3EG； 软件包括上位机应用程序和嵌入式软件，为用户提供可以基于Python的API接口控制整个系统，实现忆阻器阵列功能测试和算法开发等功能。 2、忆阻器单阵列集成规模不低于147,456 (144k)，忆阻器单元结构为2T2R 3、系统最大可支持8个忆阻器阵列协同工作 4、忆阻器工艺节点.13μm，写入精度4bit，支持每行每列单独存内计算，正常使用条件下可重复擦写次数不低于≥105次 5、忆阻器单阵列可存储权重规模不低于576×128 6、支持各种常见神经网络算法实现（包括CNN，RNN，Resnet等） 7、提供完善的SDK 开发环境，用户可根据算法需求快速实现算法功能 8、系统提供的接口应包括GigabitEthernet x1、USB3.0 x4、UART x1、MINI_DP、SD_CARD和M.2，并支持远程登录 9、提供测试demo，应包括Simple_MVM（矩阵乘法测试）、FashionMNIST和MNIST（推理场景）和FashionMNIST_Training（训练场景） 10、FPGA硬件逻辑支持按位展开和全展开两种展开算法，可以实现展开算法和忆阻器矩阵计算的并行进行。按位展开算法为按照输入的比特位进行展开实现，展开的次数和输入的比特位相关，数据输入的最高位为符号位，不参与数据展开，其他的比特位从最低位到次高位依次实现展开；全展开算法为将输入数据展开成多个首尾相接的-1,0,+1信号，每行的输入的展开和前一行的展开相关，展开的次数和输入绝对值的最大值相关 11、平台应提供完整技术文档，包括硬件接口说明、软件使用说明、校准流程说明、通信协议说明和测试方法说明 12、报价单要求： （1）供应商必须提供加盖本单位公章的正式报价单。 （2）报价单须逐项对应本次采购的技术参数及服务/交付要求，并注明“报价已完全理解并响应需求”。 （3）未盖章、报价内容与需求明显不符、或无法支撑比价判断的，将视为无效报价。 |
招标进度跟踪
2026-07-16
2026-07-13
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